Machen Chips Jenseits 14nm

Einer der großen Dinge in dieser Woche beim International Solid States Circuits Conference (ISSCC) war eine Diskussion darüber, wie die Industrie wird Prozessoren mit 10 nm und darunter zu erstellen, und ob dabei wird kosteneffektiv sein.

Intel Senior Fellow Mark Bohr gab einen hoch abgedeckt Vortrag über ein Panel, wo er Intels Überzeugung, dass das Moore'sche Gesetz bekräftigt - das Konzept, die Chipdichte kann in jeder Generation verdoppelt - wird fortgesetzt. Wie Intel hat gesagt, sagte Bohr er glaubt, dass es bei 10 nm-Chips herzustellen und sogar 7 nm in einem der vorhandenen Lithographieanlagen, obwohl es sicherlich gerne extrem ultravioletten (EUV) Lithographie-Tools bereit, für 7 nm zu gehen.

Seine große Punkt war, dass die Fortsetzung der Skalierung hat immer neue Innovationen in Prozessen und Design (wie die Einführung von Kupfer-Verbindungen, strained silicon, High-K / Metall-Gate und FinFET-Technologie) erforderlich ist, und dass weitere Innovationen notwendig, um das fortzusetzen Skalierung auf 10 und 7 nm und darunter. Aber er gab nicht irgendwelche neue Details darüber, was verändert zu verarbeiten, Materialien oder Strukturen Intel verwenden werden auf den neuen Knoten.

Im Gegensatz zu einigen veröffentlichten Berichten, Bohr nicht wirklich bestätigen, dass Intel werden Versandkosten 10nm Teile im Jahr 2016 (Da Intel ausgeliefert seine erste 14nm Chips am Ende des Jahres 2014, würde Versand 10 nm im nächsten Jahr die typische Zwei-Jahres-Rhythmus des Prozesses entsprechen Knoten; als ich fragte, Intel CEO Brian Krzanich, ob die Zwei-Jahres-Rhythmus wird sich fortsetzen, sagte er, dass Intel glaubte, es könnte) Intels 14nm-Prozess hochgefahren langsamer als erwartet, und während Bohr seine 10nm Pilotlinie wird eine 50-prozentige Verbesserung in der Darstellung. Durchsatz im Vergleich zu denen 14nm war an der gleichen Stelle in ihrem Fortschritts, hat das Unternehmen nicht wollen, eine feste Zusage zu machen.

Bohr war klar, dass er erwartet, dass nicht nur Chip Skalierung fortsetzen, aber dass, während die Kosten für die Herstellung jeder Wafer wird weiter steigen, zunehmender Dichte von Transistoren wird genug sein, so dass Intels Herstellungskosten pro Transistor wird weiter zurückgehen genug, um es zu machen lohnt sich, Skalierung weiter. Er hat das vorhin gesagt, aber es mit einigen anderen Unternehmen, die schon skeptischer wurden kontrastiert.

Andere Anbieter hatten unterschiedlichen Perspektiven, wie man erwarten könnte.

Kinam Kim, Präsident von Samsung Electronics wies darauf hin, dass die Dichte - die Anzahl der Transistoren pro Chip-Fläche - hat weiter zugenommen.

Aber er wies auch darauf hin, dass wir nähern uns einem theoretischen Grenzwert bei 1,5 nm, und das mit EUV in Verbindung mit Vierfach-Musterdruck, ist es theoretisch möglich, um 3.25nm zu bekommen. Aber er erwartet, dass man dort erhält, wird die Industrie neue Instrumente, Strukturen und Materialien benötigen.

Zum Beispiel schlug er Samsung könnte seine Logik der Produktion von FinFET (die Intel begann mit der Produktion vor einigen Jahren, und Samsung gerade begonnen Versand) In den Gate-all-around und Nanodraht-Kontakte in der Umgebung von 7 nm, gefolgt von Tunnel-FETs zu bewegen. Zu diesem Zeitpunkt ist das Unternehmen gemessen an neuen Materialien als auch. Er bemerkte, dass DRAM und NAND-Technologie beinhaltet bereits viele neue Features, einschließlich 3D-Fertigung.

Während führende Foundry TSMC nicht eine bestimmte Technologie-Präsentation zu geben, wird auch sie an neuen Materialien und Strukturen, wie es bereitet Entwicklung seiner 16nm Fertigung in diesem Jahr, und zukünftige Knoten zu kommen.

Ich besonders daran interessiert, in einer etwas anderen Blick auf, wo die Industrie war auf dem Weg von Sehat Sutardja, CEO von Marvell Technology Group gegeben war.

Er beklagte, dass die Kosten für die Schaffung einer "Maske" (die Vorlage für die Erstellung einer Chip) war mehr als verdoppelt jede Generation, und dass mit dem derzeitigen Tempo, es könnte zu $ ​​10 Millionen bis zum Jahr 2018 aufstehen Als Ergebnis dieser Maskenkosten und R & D, sagte er, sie ein SoC auf dem aktuellen FinFET-Technologie nur dann sinnvoll, wenn die Gesamtlaufzeit Volumen des Chips wird sehr groß sein - 25 Millionen Einheiten oder mehr. Doch der Markt ist so fragmentiert, es ist schwer für die meisten Unternehmen, um eine ausreichend große Volumen haben.

Sutardja, sagte, dass die derzeitigen mobilen SoCs verfügen "zu viel Integration zu unserem Besten", stellt fest, wie viele der Features, die in ein Mobil Chip integriert sind (wie die Southbridge für die I / O-Verbindungen, Verbindungsoptionen für Wi-Fi und Bluetooth, und das Modem) noch nicht in Desktop-und Laptop-Prozessoren integriert.

Stattdessen schlug er die Branche bewegen, was er Mochi (für modulare Chip) bezeichnet, die eine Lego-ähnlichen Konzept der Zusammenstecken einzelner Komponenten in eine umfassen wird "virtuelle SoC." Dies, sagte er, wird eine Trennung von Rechen- und nicht-Compute-Funktion, mit der CPU und GPU-Funktionen auf den am weitesten fortgeschrittenen Knoten hergestellt, und andere Funktionen an verschiedenen, weniger teuer Knoten zu ermöglichen. Diese Komponenten werden über eine Zwischenverbindung, die eine Verlängerung der AXI Bus angeschlossen werden soll. Es ist eine interessante Idee, vor allem für die kleineren Anbieter, obwohl eine Menge von Unternehmen werden wahrscheinlich brauchen, um an Bord zu holen, dies eine praktikable Norm zu machen.

Anreise nach neueren und besseren Chips war noch nie einfach, aber es scheint jetzt stärker als bisher, und sicherlich teurer. Das Ergebnis könnte weniger Konkurrenten und mehr Zeit zwischen den Knoten sein, aber es scheint immer noch, dass Chip-Skalierung wird sich fortsetzen.